近年来对PCB布局布线的要求越来越复杂，集成电路中晶体管数量还在按摩尔定律预计的速度不断上升，从而使得器件速度更快且每个脉冲沿上升时间缩短，同时管脚数也越来越多——常常要到500～2,000个管脚。所有这一切都会在设计PCB时带来密度、时钟以及串扰等方面的问题。 

    几年前，大部分PCB上只有不多的几个“关键性”节点(net)，通常是指在阻抗、长度及间隙等方面受到一些约束，PCB设计人员一般先对这些走线进行手工布线，然后再用软件对整个电路作大规模自动布线。如今的PCB上常常会有5,000个甚至更多的节点，而其中50%以上都属于关键性节点。由于面临着上市时间的压力，此时采用手工布线已不可能。此外，不仅仅关键性节点的数量有所增加，每个节点的约束条件也在增加。 

    这些约束条件主要是由于参数相关性以及设计要求越来越复杂而产生的，例如两条走线的间隔可能取决于一个和节点电压及线路板材料都有关的函数，数字IC上升时间减小对高时钟速度和低时钟速度的设计都会产生影响，由于脉冲产生更快而使建立及保持时间更短，另外互连延时作为高速电路设计总延时的重要部分对低速设计也同样非常重要等等。 

    如果电路板能设计得更大一点，上面有些问题就比较容易解决，但现在的发展趋势却正好相反。由于在互连延时及高密度封装上的要求，电路板正在不断变小，从而出现了高密度电路设计，同时还必须遵循小型化设计规则。上升时间减小再加上这些小型化设计规则，使串扰噪声问题变得越来越突出，而球栅格阵列和其它高密度封装本身也会加重串扰、开关噪声及地线反弹等问题。 

    目前设计软件供应商们试图通过在约束条件上增加参数的办法来解决这个问题。这种方法最先进的地方在于能够详细说明完全反映各种内部电气特性的机械指标，只要将其加入到PCB设计中，设计软件就可利用这些信息对自动布局布线工具进行控制。 

    当后续生产工艺改变时也不需要重新作设计，设计人员只需简单地更新工艺特性参数，即可自动改变相关约束条件。设计人员然后可以运行DRC(设计规则检查)确定新工艺是否还违反了其它设计规则，并找出应该对设计的哪些方面进行更改才能纠正所有错误。 

    约束条件可以用数学表达式的形式输入，包含常数、各种运算符、向量以及其它设计约束，为设计人员提供一个参数化规则驱动系统。约束条件甚至能以查表的形式输入，将它们存放在PCB或原理图的设计文件中。PCB布线、铜箔区位置及布局工具都要遵照这些条件生成的约束规则，DRC则验证整个设计是否都符合这些约束，包括线宽、间隔及空间方面的要求(如面积和高度限制)等。 

    一个很简单的例子是上升时间约束，一般将其设置为常数1.5ns，根据此条件就可得出最大走线长度的约束，即用5,800mil/ns乘以上升时间1.5ns。稍为复杂一点的例子是元件间隔，它通过将检测角的正切值乘以器件高度来决定，该算式可算出元件最小间隔值。